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CI testar três técnicas comuns de testabilidade

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Tópico: CI testar três técnicas comuns de testabilidade
Postado Por: crownwill
Assunto: CI testar três técnicas comuns de testabilidade
Data de Publicação: 10 Agosto 2012 as 12:21
Circuitos Integrados testar três técnicas comuns de testabilidade

Boundary scan-test

 A fim de testar a lógica e conexão do nível de placa de circuito, a indústria ea universidade propuseram um projeto boundary-scan, scan limite significa para digitalizar a conexão entre os pinos de chips de lógica de núcleo.

Caminho de varredura (Design Scan)

 Digitalização método do caminho para o circuito programa chip de cronometragem DFT. Seu princípio básico é que o circuito de temporização pode ser modelado como uma rede de circuito combinacional com triggers (flip-flop, o tempo de feedback da rede circuito conhecido como FF).

Built-in auto-teste

 Built-in auto tecnologia de projeto de teste (BIST), adicionando alguns extras de auto-teste de circuitos no design de chips, a partir de um teste externo somente para exercer os sinais de controle necessárias, executando o built-in auto-teste de hardware e software, verifique o circuito em teste defeitos ou falhas. Digitalização design, vetores de teste BIST gerados internamente, em vez de a entrada externa. Built-in auto-teste pode ser simplificado procedimentos de teste, e sem a necessidade de instrumentos de teste e equipamentos caros (ATE equipamento), mas aumenta a complexidade do design de chips.


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Jerry Zhao
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